2026年5月25日上午，在电气电子工程师学会（IEEE）举办的国际电路系统研讨会ISCAS 2026上，华为公司董事、半导体业务部总裁何庭波发表题为《半导体新路径探索与实践》的主题演讲。这是何庭波时隔七年后再次回到公众视野。2019年5月，她以一封宣布芯片“备胎”转正、坚持“科技自立”的公开信引发广泛关注。七年后，她带来的不是某款新产品或某项新技术，而是一条足以撼动整个半导体行业的“新法则”——韬（τ）定律。
重写半导体演进法则？
一条新定律的诞生！
“韬”是希腊字母τ（tau）的汉语音译。在电路理论中，τ代表时间常数—信号从一种状态切换到另一种状态所需的时间。τ值越小，电路切换越快。何庭波在演讲中正式提出，未来半导体产业的发展，应当以“时间缩微”替代“几何缩微”作为半导体与电子系统演进的新指导原则。即通过逻辑折叠（Logic Folding）等创新技术，持续压缩信号传播时延，不断提升晶体管密度，从而实现半导体与电子系统的持续演进。这是中国企业在全球半导体领域首次提出指导产业发展的新原则。
▲在上海举办的ISCAS 2026上，华为何庭波发表题为《半导体新路径探索与实践》的主题演讲，正式带来华为韬（τ）定律。
同日，何庭波在中国科学院科技论文预发布平台（ChinaXiv.org）上发表5000字左右的署名论文《面向多层级电子系统的时间缩微理论》（“A Time Scaling Theory for Multi-Layer Electronic Systems”），对“韬（τ）定律”进行具体解读，并披露了华为麒麟、昇腾系列芯片的部分路线规划。
▲韬（τ）定律相关论文可在中国科学院科技论文预发布平台（ChinaXiv.org）上下载查看
据她披露的数据，华为麒麟2026芯片（暂定名）相比传统的2D设计芯片，晶体管密度提升53.5%，达到238 MTr/mm²，P核能效提升41%，峰值频率提升12.7%。更重要的是，何庭波首次公开宣布，基于该定律，华为过去六年已成功设计并量产了381款芯片。预计到2031年，华为基于该定律的高端芯片晶体管密度，将达到传统1.4 nm制程产品同等性能水平。
从“黄金法则”到“黄昏挽歌”的摩尔定律
要理解韬（τ）定律的意义，需要先和我们一起重温半导体产业的“圣经”—摩尔定律。
1965年，英特尔联合创始人戈登·摩尔提出：集成电路上可容纳的晶体管数量，大约每隔18到24个月就会翻倍，芯片的性能也将随之提升一倍。在接下来的时间里，这个预言精准得像是一条不可违背的法则和定律，推动着计算机产业迎来了长达数十年的黄金爆发期。不过，对于这则走向黄昏的定律，何庭波在《人民日报》的专访中给出了她的理解—“摩尔定律提出60多年来，作为‘契约’或者工业约定，引领着电子行业从业者专注于芯片空间上的‘几何缩微’。（但）随着摩尔定律逼近物理极限，经济成本飙升，（其）出现了放缓趋势。”
▲戈登·摩尔本人在1995年曾表示：“摩尔定律的定义已经演变成几乎涵盖了与半导体行业相关的所有内容，当这些内容在半对数纸上绘制时，大致呈一条直线。回顾其起源以便限定其定义，我有些犹豫。”
摩尔定律首次遭受质疑是在Pentium 4 NetBurst架构的末期。二十多年前，英特尔和AMD展开了激烈的主频大战，当时芯片性能高不高，主要看主频能冲到多少。为了在市场上压制竞争对手，当时的处理器工程师陷入了对单核高主频的极端崇拜，试图通过疯狂提高驱动电压来将主频推向4 GHz、6 GHz甚至更高的虚空巅峰。但是他们很快迎来了微电子学中无情的物理铁壁——“功耗墙”（Power Wall）。
在传统的物理学规律中，半导体行业长期遵循着“登纳德微缩定律”（Dennard Scaling）。该定律认为，随着晶体管尺寸的缩小，其功耗也会等比例降低，因此芯片单位面积的功耗密度会保持恒定。然而在2004年前后，当晶体管栅极长度缩小到90 nm以下时，登纳德微缩定律彻底失效了。结果就是芯片发热量失控，行业不得不转向多核时代，靠堆核心数量来延续摩尔定律。
而到了今天，平面多核架构的红利也已经被榨干。从CPU、GPU和移动SoC等产业近几年的表现来看，摩尔定律所面临的来自物理极限和经济效益两大层面的挑战已经越来越严峻。就像英特尔曾总结的那样：“你可以把东西做得越来越小……直到无法再缩小。”
如今的PC和手机芯片制程已经提升到了3 nm乃至2 nm。在这么小的微观世界里，硅原子的直径只有大约0.22 nm。而当栅极长度缩小到几纳米时，量子隧穿效应导致漏电急剧增加，晶体管就无法正常开关。电气电子工程师学会IRDS主席Gargini发出警告，“到2029年左右，我们将达到光刻技术的极限。在那之后，前进的道路就是堆叠……这是我们提高密度的唯一方法。”
另一方面，先进制程的成本红利也在快速消退，相关研发和产线成本呈指数级攀升。举例来说，一座3 nm晶圆厂的投资高达200亿美元，而能够承担如此高昂成本的客户屈指可数。在2026年9月，苹果、高通和联发科都将推出2 nm移动SoC（台积电N2工艺），分别是A20/A20 Pro、骁龙8 Elite Gen6系列以及天玑9600。根据第三方机构TechInsights的分析，台积电N2工艺的高密度（HD）标准单元晶体管密度达到惊人的313 MTr/mm²的同时，每片2 nm晶圆价格将达3万美元，比3 nm晶圆贵50%。上游供应链已确认，2 nm制程将把移动SoC的成本推向历史新高。接下来，台积电预计还将在2028年量产1.4 nm芯片。只不过每一步前进，都伴随着成本的陡增，直到无人能够承受。
▲英特尔曾预计2030年单封装内集成晶体管将达到1万亿个
如何庭波所说：“摩尔定律（开始）演进后，在2005年就开始式微了，基本上也就再走10年，就会遇到非常重的物理边界的‘墙’。”实际上，这堵墙早就摆在了全球各大芯片巨头的面前。自大约2010年开始，关于“摩尔定律已死”的声音就从未停息。《经济学人》在2016年的文章中使用了一个类比：“如果汽车和摩天大楼自1971年以来以这样的速度发展，现在最快的汽车速度将达到光速的十分之一；最高的建筑将达到（我们距离）月球的一半。”他们在2023年也曾说：“摩尔定律变得有点像薛定谔的猫—同时存在死亡和活着两种状态。”但受惯性裹挟的整个产业界却依然不得不依赖着这条早该被舍弃的定律。
如今，AI时代突然到来。千亿、万亿参数的大模型，对算力的胃口是个无底洞。传统的平面芯片为了拼算力，只能把芯片面积越做越大，或者把好几块芯片拼在一起。这导致AI数据中心耗电量飙升，快要变成吞噬电力的怪物。面对这个特殊的时代关口，行业急需一种不用一味缩小晶体管，也能让算力暴增的新出路。
“时间缩微”替代“几何缩微”
韬（τ）定律的核心逻辑
面对晶体管几何缩微放缓、成本红利消退等发展困境，如何跨越传统工艺路径的局限，探索出一条全新的可持续演进路线，以满足当下呈指数级攀升的计算性能需求，已成为全球半导体行业亟待攻克的共同难题。韬（τ）定律的颠覆性，恰在于它完成了半导体演进哲学的根本转向，即从缩小空间到压缩时间。
何庭波在论文中写道：“该行业的核心问题发生了变化。它不再是‘晶体管还能再缩小多少’，而是‘应该缩小到什么程度，以及以什么目标’。”这个“目标”就是时间常数τ。韬（τ）定律提出以系统性降低时间常数τ为目标，通过逻辑折叠（Logic Folding）等创新技术，持续压缩信号传播时延，不断提升晶体管密度，实现半导体与电子系统的持续演进。
▲何庭波在主题演讲和论文中介绍了华为如何把韬(τ)定律应用到智能手机和AI计算领域的实践，还表示超过80%的AI集群能耗消耗在数据移动上，而非计算本身；超过70%的系统成本投入到数据存储领域。 因此，当下AI推理的瓶颈在于“运力”而非“算力”。
她用了一个形象的比喻解释：“一个城市要建更多的公园、学校和医院，但是（如此一来）城市会（变得）拥挤，上班通勤时间会变长。怎么解决？韬（τ）定律的一个关键技术是逻辑折叠，就是把城市的一个区域‘叠’到另一个区域上面，两个区域间根据逻辑关系安装几百万台电梯。这样直达的距离不会太远，时间也变得节约，还可以提供更多的功能。”
传统的芯片设计如同在一张平面上规划城市，道路（线路连接）越来越长，通勤时间（信号延迟）越来越久。逻辑折叠本身是华为韬（τ）定律框架里的核心底层技术，它将城市立体化，把相关的功能区垂直叠放，将原本全部平铺在二维平面上的电路，通过三维立体折叠和垂直互连的方式重新堆叠排布。用“电梯”替代“长距离道路”，让芯片里关键路径的走线长度直接缩短50%到80%，大幅缩短信号传播路径和降低信号传播过程中产生的RC负载，从底层提升芯片性能。
值得注意的是，华为韬（τ）定律中的逻辑折叠与很多朋友所熟悉的3D封装有着本质的区别。从技术层面看，逻辑折叠并非传统的die-to-die堆叠。传统堆叠方式通常是将粗粒度的模块拆分到多块芯粒进行堆叠。而逻辑折叠在设计阶段就将同一模块内部的逻辑细化到标准单元级，分布到垂直堆叠的多层晶圆上，通过微米/亚微米级face-to-face混合键合在垂直方向直接打通关键路径。
北京大学集成电路学院甚至专门发布相关文章，提出“真3D”与赝“3D”的范式划分，以此来完整阐释两者之间的区别。该文提出，赝3D技术是以整个功能模块为最小单位分配到某一片die上，同一模块内部的所有标准单元必然要全部放在同一片die当中，不存在跨die拆分的可能。而真3D技术则支持在单个模块内部自由划分，同一个模块里的标准单元可以被分布到不同的die上，能解锁的设计空间大了不止一个量级。
在后续的优化空间层面，赝3D技术是在每片独立的die上各自完成优化，大量复用传统2D芯片的成熟EDA工具，完全不允许跨die的逻辑变换、移动等操作。而真3D技术则是把多die共同构建的整体空间作为统一的设计空间，所有设计阶段都能在完整的三维设计空间里完成搜索和寻优，完全不限制跨die逻辑变换、移动等各类操作。
相比之下，台积电的CoWoS、SoIC等先进封装技术固然技术实力过硬，近些年也经过了市场的成熟性验证，但它们的工作对象是多颗独立制造完成的die。华为的逻辑折叠的工作对象则是同一颗die内部的组合逻辑门，直接把芯片物理实现的最小单位从die推进到了“标准单元在三维空间中的位置”，这才是真正的底层范式转移。两者的差异，一个是把已经做好的积木搭得更紧凑一些，另一个是在设计积木本身形状的时候，就提前规划好怎么让它自己站得更稳，底层逻辑完全不在一个层面。因此，韬（τ）定律本质上是一场从传统的“几何思维”转向全新“系统思维”的产业范式革命。
而且，华为构建的多层级协同优化体系，涵盖了从器件到系统的完整链条。该体系以系统性降低时间常数τ为目标，因此可驱动各层级性能、能效和晶体管密度的持续提升，具体包括：
器件层面——通过优化晶体管和互连电阻及寄生电容，从物理底层最大限度缩微器件级时间常数τ；
电路层面——通过逻辑折叠技术突破传统平面布局的物理边界，显著缩短关键路径的走线长度并有效降低信号传播的电阻和电容负载，实现晶体管密度和电路性能大幅提升；
芯片层面——通过软件、架构和芯片的全栈软硬芯协同设计，基于实际工作负载实现指令流和数据流的细粒度控制，提高系统级并行度和效率，大幅降低端到端执行时间；
系统层面——定义灵衢总线，重构计算系统互联协议，实现超节点的统一内存编址和原生内存语义，大幅降低系统通信时延。
为什么是华为？
为什么只会是华为？
韬（τ）定律不是凭空产生的理论构想，而是华为在极端压力下蹚出的新路。
何庭波在《人民日报》专访中坦承：“就华为而言，芯片有两个关键约束。一个是必然约束，摩尔定律在未来10年会遇到物理边界的‘墙’。另一个是偶然约束，受到外部环境限制，华为比同行更早遇到这堵‘墙’。”
这堵“墙”的到来，始于2019年以来众所周知的种种制裁。彼时，华为召开高层会议，讨论一个生死命题：如果台积电不再为华为造芯片，怎么办？会上做了一个决策：华为必须介入芯片制造环节。于是就有了一个代号“莫邪”的全新项目。“莫邪”立项之初就朝着两个方向同时推进：一个方向是推动国内晶圆厂提升工艺能力，华为协助改进设备、调整工艺；另一个方向是在芯片设计端找出路。
何庭波透露，2019年华为内部已成立数万人规模的“莫邪”工作小组。历经七年攻坚，基于韬（τ）定律，华为已成功设计并量产了381款芯片，包括麒麟、自动驾驶、鲲鹏和昇腾等，在通用计算和AI计算领域都有华为重新设计的芯片。这意味着，从智能手机到自动驾驶，从通用计算到AI训练，韬（τ）定律已经不是一个实验室概念，而是经过大规模商业验证的工程实践。“这是在‘韬（τ）微缩’的指导下，华为重要的产品版图重新回到消费者和客户的视野，千千万万的用户用到了这些产品”，何庭波说：“因此，我才能够更加明确地向整个产业界发表‘韬（τ）定律’。”
在该定律正式发布后，据华为官方确认，海思旗下的麒麟芯片是韬（τ）定律的首个完整落地载体。2026年秋季推出的新一代麒麟手机芯片，将首次采用逻辑折叠技术。其中，麒麟2026芯片（暂定名）相比传统2D设计的芯片，晶体管密度提升53.5%，达到238 MTr/mm²（这个密度已经逼近台积电初代3 nm和英特尔18A的水平）；P核能效提升41%，峰值频率提升12.7%；P核频率将达到3.1 GHz（作为参考，麒麟9030 Pro核心主频最高为2.75 GHz）。面向高性能计算的服务器CPU“鲲鹏 960”晶体管密度同样突破200 MTr/mm²，设计主频大涨54%，冲到4 GHz。
▲华为常务董事、终端BG董事长余承东近期宣布HarmonyOS 6终端设备数突破6600万，标志着鸿蒙生态在规模与创新体验上实现历史性跨越。目前，HarmonyOS已汇聚超1100万注册开发者，应用市场可获取应用和服务突破40万，HarmonyOS成为中国第二大智能手机操作系统。
未来的长远规划中，华为计划在2027年实现下一代麒麟芯片（现已顺利进入硅后测试阶段）；2029年移动端麒麟芯片的主频预计将突破4 GHz；2030年前后推出昇腾990，首次把全规模的逻辑折叠和跨层协同引入大模型AI加速器领域；2031年芯片晶体管密度将超过400 MTr/mm²，主频冲刺5 GHz……
2020年，任正非曾在一封内部信《星光不问赶路人》中说：“没有退路就是胜利之路。华为也别无选择，只有义无反顾……我们正处在一个伟大的时代，同时又遭遇百年闻所未闻的风暴打击。翻滚的黑云，夹着电闪雷鸣、山崩地裂般地席卷我们。我们一时惊呆了，手足无措。当我们清醒过来，要像海燕一样，迎着雷电，迎着暴风雨嘶叫着飞翔，朝着一丝亮光，朝着希望，用尽全身力量搏击，奋斗，前进，再奋斗，再前进，嘶喊着胜利。”
韬（τ）定律正是华为在“制程受限”的现实下，被迫也是必然走上的道路—用架构设计的复杂度、软硬协同的深度以及先进封装的技术去尝试，也是赌上一切去寻求迎头赶上甚至弯道超车的可能。
行业声音
“另一个DeepSeek时刻”？
韬（τ）定律的发布，迅速在全球引发连锁反应。最敏感的资本市场，在韬（τ）定律宣布当日即率先响应。5月25日，A股市场半导体股全线爆发，存储芯片板块多只概念股涨停。中芯国际、华虹公司股价连涨两日，均于5月28日早盘达到上市以来最高水平。EDA软件股、封装厂商和设备厂商同样迎来集体大涨。
在媒体舆论方面，英国路透社、美国全国广播公司（NBC）等外媒直言，韬（τ）定律的发布意味着中国正探索出一条绕开美国技术封锁、摆脱对西方半导体设备依赖的“自主路径”，其发展轨迹很可能会让美国进一步感到担忧。法新社称，能够训练并驱动人工智能（AI）系统的尖端芯片，是中美科技竞争中至关重要且高度敏感的核心领域。华为此次发布意味着其可能已经绕开了极紫外（EUV）光刻机的需求，而此前业内一直认为，EUV设备是量产5 nm及以下先进芯片不可或缺的关键工具。
专业机构的态度也有些耐人寻味。科技媒体Tom’s Hardware指出，台积电预计将在2028年量产1.4 nm芯片，而华为的替代路线则意味着中国可以通过不同的芯片封装与结构设计，大幅缩小性能差距，从而显著削弱美国制裁的影响。全球技术研究机构Omdia分析师苏连杰认为，华为是否能够凭借韬（τ）定律取得明显优势仍有待观察，“但这至少是在供应链受限背景下找到的一条替代路径，也是一次重要突破”。美商亚洲集团合伙人兼数字业务联席主席陈澍分析称，韬（τ）定律凸显了华为希望在全球芯片竞赛中成为领导者，而非追随者的雄心，“即使当天没有发布新产品，华为的意图已经非常明确—其发展轨迹很可能会进一步加剧美国方面的担忧”。华尔街投研机构Bernstein将其称为中国的又一个“DeepSeek时刻”—像去年年初DeepSeek横空出世那样，给整个行业发展带来巨大而广泛的影响，进而激发各方对投资建设本土产业生态的信心。
全球计算联盟秘书处CTO苗福友也对韬（τ）定律的创新价值予以高度认可。他表示，当前模块间通信时延已成为制约高端计算效率的核心因素，传统以半导体硬件资源数量衡量计算性能的标准，早已不能反映产业实际状况。而韬（τ）定律突破传统体系局限，综合架构创新、Chiplet和先进堆叠等多项前沿技术，从通信时延这一维度重构计算性能评价标准。
在国内，半导体资深专家张国斌表示，过去行业更多依赖缩小晶体管线宽提升性能，而韬（τ）定律本质上是在先进制程受限条件下，从系统级层面对芯片性能重新进行优化。“它不是简单的封装升级，而是从芯片架构、3D堆叠、软件编程到系统级协同的一整套重构。”华创证券研究所电子组研究员张文瑶指出，EDA、晶圆代工和制造设备将是在韬（τ）定律路径指引下受影响最大的三个环节。
挑战
从理论到实际的鸿沟
任何一次革命的成功都非一日之功，任何一项从理论可行通关市场验证的突破也非一片坦途。尽管方向正确，韬（τ）定律面临的挑战依然巨大。
首先从技术层面来讲，散热与功耗问题是最直接的物理挑战。将电路“折叠”或进行3D堆叠，在有限的空间内堆叠更多发热源，热量难以散发。如果没有革命性的散热材料或技术突破，芯片将面临严重的热节流（Thermal Throttling），导致性能和稳定性受到影响。
其次从经济效益来看，良率与制造成本同样严峻。复杂的3D结构和逻辑折叠对制造工艺和先进封装技术提出了极高要求。良率的提升是一个漫长且烧钱的过程（而且根本无从绕开）。如果成本无法降至商业可接受的水平，华为的逻辑折叠技术和多层级协同优化体系也可能面临困境。
再次，生态瓶颈是更深层的制约，也是韬（τ）定律将会面对的最令人窒息的一面“墙”。摩尔定律能统治60年，是因为它裹挟了几乎整个产业链，光刻机、代工厂、设计公司和软件厂商全部都习惯了沿着这条既定的轨道，和整个产业一起按部就班依照同一个节奏向前走。即便摩尔定律已然迟暮，但在产业惯性和商业逻辑上，瘦死的骆驼依然庞大。更何况3D堆叠、Chiplet等技术作为某种意义上的“补丁”，已在产业界得到了成功验证和广泛应用。而韬（τ）定律目前还是一家长期被制裁的中国企业的一纸理论和一家之言。就连何庭波本人在论文中也坦承：“工具链、标准、基准、器件物理和经济模型，都需要超越任何单一公司的贡献。”
此外还有工具上的短板，比如EDA工具。过去几十年，全世界的软件都是为平面芯片服务的。北京大学集成电路学院虽然火速官宣“真3D”EDA工具原型，支持完整三维空间协同优化，可覆盖千万级实例设计，但从原型到成熟商用工具，仍有相当距离。
最后则是现实无法回避的制程问题。中国目前无法获得ASML的EUV光刻机，传闻中芯国际主要依赖DUV多重曝光技术来生产7 nm（N+2）甚至尝试5 nm（N+3）芯片，其良率和成本仍不透明。而更先进制程仍是未来很长一段时间高性能产品的必经之路。
写在最后
在现代科技产业中，半导体的发展史就是一部人类不断和物理极限对抗的历史。当传统的摩尔定律在平面二维世界里渐渐精疲力竭时，华为的“韬（τ）定律”在时间维度上，为整个行业撕开了一条新的口子，也为中国半导体产业打开了一扇新的大门。
我们可以拿中国新能源汽车的崛起来做个对比。华为的韬（τ）定律就是芯片领域的纯电革命。它不再和西方死磕如何把平面的晶体管做到2 nm乃至1 nm，而是用中国产业界最擅长的系统重构和换道思维，去蹚出一条新的道路。
从空间的缩微走向时间的缩微，数年的隐忍和381款芯片才换来了韬（τ）定律的振聋发聩。尽管前路依然艰险，但“轻舟已过万重山”的华为已经规划好了明天—到2031年，通过时间缩微路线制造的国产芯片，将达到传统路径下1.4 nm制程的同等密度水平，我们与全球顶尖水平的差距将缩短到3年以内！中国半导体正在经历的这场意义深远的范式转移，你我都将是见证者！
芯片行业下半场的立体竞争，才刚刚拉开序幕……
